탄화규소(SiC) 칩의 설계 및 제조 과정 공개: 기초부터 응용까지

탄화규소(SiC) MOSFET은 전기 자동차, 신재생 에너지, 산업 자동화 등 다양한 산업 분야에서 필수적인 고성능 전력 반도체 소자입니다. 기존 실리콘(Si) MOSFET과 비교하여 SiC MOSFET은 고온, 고전압, 고주파수 등 극한 조건에서도 탁월한 성능을 제공합니다. 그러나 SiC 소자의 최적 성능을 구현하려면 고품질 기판과 에피택셜 층을 확보하는 것 이상의 정밀한 설계와 첨단 제조 공정이 필요합니다. 본 논문에서는 고성능 SiC MOSFET을 구현하는 설계 구조와 제조 공정에 대해 심층적으로 살펴봅니다.

1. 칩 구조 설계: 고효율을 위한 정밀한 레이아웃

SiC MOSFET의 설계는 레이아웃부터 시작됩니다.SiC 웨이퍼이는 모든 소자 특성의 기초가 됩니다. 일반적인 SiC MOSFET 칩은 표면에 다음과 같은 몇 가지 중요한 구성 요소로 이루어져 있습니다.

• 소스 패드

• 게이트 패드

• 켈빈 소스 패드

그만큼에지 터미네이션 링(또는압력 링에지 터미네이션 링(Edge Termination Ring)은 칩 주변부에 위치한 또 다른 중요한 특징입니다. 이 링은 칩 가장자리에서 전기장이 집중되는 현상을 완화하여 소자의 항복 전압을 향상시키고, 누설 전류를 방지하여 소자의 신뢰성을 높입니다. 일반적으로 에지 터미네이션 링은 다음과 같은 구조를 기반으로 합니다.접합 종단 확장(JTE)이 구조는 심층 도핑을 사용하여 전기장 분포를 최적화하고 MOSFET의 항복 전압을 향상시킵니다.

2. 활성 셀: 스위칭 성능의 핵심

그만큼활성 세포SiC MOSFET에서 셀은 전류 전도 및 스위칭을 담당합니다. 이 셀들은 병렬로 배열되며, 셀의 개수는 소자의 전체 온 저항(Rds(on))과 단락 전류 용량에 직접적인 영향을 미칩니다. 성능을 최적화하기 위해 셀 간 거리(셀 피치)를 줄여 전체 전도 효율을 향상시킵니다.

활성 셀은 크게 두 가지 구조적 형태로 설계될 수 있습니다.평면그리고도랑구조에는 여러 종류가 있습니다. 평면 구조는 더 단순하고 신뢰성이 높지만, 셀 간격으로 인해 성능에 한계가 있습니다. 반면 트렌치 구조는 더 높은 밀도의 셀 배열을 가능하게 하여 Rds(on)을 줄이고 더 높은 전류 처리 능력을 제공합니다. 트렌치 구조는 우수한 성능으로 인해 인기를 얻고 있지만, 평면 구조 또한 여전히 높은 신뢰성을 제공하며 특정 응용 분야에 맞게 지속적으로 최적화되고 있습니다.

3. JTE 구조: 전압 차단 성능 향상

그만큼접합 종단 확장(JTE)구조는 SiC MOSFET의 핵심 설계 특징입니다. JTE는 칩 가장자리의 전기장 분포를 제어하여 소자의 전압 차단 능력을 향상시킵니다. 이는 높은 전기장이 집중되는 가장자리에서의 조기 항복을 방지하는 데 매우 중요합니다.

JTE의 효과는 여러 요인에 따라 달라집니다.

• JTE 영역 폭 및 도핑 수준JTE 영역의 폭과 도핑 농도는 소자 가장자리에서의 전기장 분포를 결정합니다. JTE 영역이 더 넓고 도핑 농도가 높을수록 전기장을 감소시키고 항복 전압을 향상시킬 수 있습니다.

• JTE 원뿔 각도 및 깊이JTE 콘의 각도와 깊이는 전기장 분포에 영향을 미치고 궁극적으로 절연 파괴 전압에 영향을 줍니다. 콘 각도가 작고 JTE 영역이 깊을수록 전기장 강도가 감소하여 소자의 내전압이 향상됩니다.

• 표면 패시베이션표면 보호층은 표면 누설 전류를 줄이고 항복 전압을 향상시키는 데 중요한 역할을 합니다. 잘 최적화된 보호층은 고전압에서도 소자가 안정적으로 작동하도록 보장합니다.

JTE 설계에서 열 관리 또한 중요한 고려 사항입니다. SiC MOSFET은 실리콘 MOSFET보다 높은 온도에서 작동할 수 있지만, 과도한 열은 소자의 성능과 신뢰성을 저하시킬 수 있습니다. 따라서 열 방출 및 열 스트레스 최소화를 포함한 열 설계는 소자의 장기적인 안정성을 보장하는 데 매우 중요합니다.

4. 스위칭 손실 및 전도 저항: 성능 최적화

SiC MOSFET에서,전도 저항(Rds(on)) 및스위칭 손실전체 효율을 결정하는 두 가지 핵심 요소는 Rds(on)과 Rds(on)입니다. Rds(on)은 전류 전도 효율을 좌우하는 반면, 스위칭 손실은 온/오프 상태 전환 중에 발생하여 열 발생 및 에너지 손실을 초래합니다.

이러한 매개변수를 최적화하기 위해서는 여러 설계 요소를 고려해야 합니다.

• 셀 피치활성 셀 사이의 간격인 피치는 Rds(on) 및 스위칭 속도를 결정하는 데 중요한 역할을 합니다. 피치를 줄이면 셀 밀도를 높이고 전도 저항을 낮출 수 있지만, 과도한 누설 전류를 방지하기 위해 피치 크기와 게이트 신뢰성 간의 균형도 유지해야 합니다.

• 게이트 산화막 두께게이트 산화막 층의 두께는 게이트 정전 용량에 영향을 미치고, 이는 다시 스위칭 속도와 Rds(on)에 영향을 줍니다. 게이트 산화막이 얇아지면 스위칭 속도는 빨라지지만 게이트 누설 전류 발생 위험도 높아집니다. 따라서 속도와 신뢰성 사이의 균형을 맞추기 위해서는 최적의 게이트 산화막 두께를 찾는 것이 중요합니다.

• 게이트 저항게이트 재료의 저항은 스위칭 속도와 전체 전도 저항 모두에 영향을 미칩니다. 이를 통합함으로써게이트 저항칩에 직접 통합함으로써 모듈 설계가 더욱 간소화되어 패키징 공정의 복잡성과 잠재적인 오류 발생 지점이 줄어듭니다.

5. 통합 게이트 저항: 모듈 설계 간소화

일부 SiC MOSFET 설계에서,통합 게이트 저항이 방식은 모듈 설계 및 제조 공정을 단순화합니다. 외부 게이트 저항이 필요 없으므로 필요한 부품 수가 줄어들고 제조 비용이 절감되며 모듈의 신뢰성이 향상됩니다.

칩에 게이트 저항을 직접 포함시키면 다음과 같은 몇 가지 이점이 있습니다.

• 간소화된 모듈 조립게이트 저항이 통합되어 배선 과정이 간소화되고 고장 위험이 줄어듭니다.

• 비용 절감외부 부품을 제거하면 자재 명세서(BOM)와 전체 제조 비용이 절감됩니다.

• 향상된 포장 유연성게이트 저항의 통합으로 더욱 소형화되고 효율적인 모듈 설계가 가능해져 최종 패키징에서 공간 활용도가 향상됩니다.

6. 결론: 첨단 기기 설계를 위한 복잡한 설계 프로세스

SiC MOSFET의 설계 및 제조는 수많은 설계 변수와 제조 공정의 복잡한 상호 작용을 수반합니다. 칩 레이아웃, 활성 셀 설계, JTE 구조 최적화부터 전도 저항 및 스위칭 손실 최소화에 이르기까지, 최상의 성능을 달성하기 위해서는 소자의 각 요소를 정밀하게 조정해야 합니다.

설계 및 제조 기술의 지속적인 발전으로 SiC MOSFET은 효율성, 신뢰성 및 비용 효율성이 점점 향상되고 있습니다. 고성능 및 에너지 효율이 뛰어난 소자에 대한 수요가 증가함에 따라 SiC MOSFET은 전기 자동차부터 신재생 에너지망에 이르기까지 차세대 전기 시스템을 구동하는 데 핵심적인 역할을 할 것으로 기대됩니다.